开始学习Modelsim的使用，软件版本为SE-64 10.1c
Modelsim 是一款Mentor公司推出的专业的HDL语言仿真软件，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器，是FPGA/ASIC设计的首选仿真软件。
打开Modelsim，新建工程
（注意：第一次打开modelsim软件可能需要自己新建work库。）
点击File–>New–>project,
输入工程名，工程路径，点击OK
添加或新建文件
出现弹窗，根据需要选择，这里选择添加文件。
点击Browse将待测试的.v文件移入工程目录下，在这一步添加进工程。
添加完之后可以在软件主页面看见文件，其状态status显示为问号，即未编译。
编译文件
点击compile->compile all，编译所有文件。
编译结束，可看到文件status显示为绿色的√，表示编译通过；如果为红色的×则表示编译未通过，此时双击下方Transcript中提示出错的语句，会出现错误提示，根据提示去修改代码。
开始仿真
点击simulate->start simulate
弹出Start Simulate窗口，在Design下选择对应的库下的用于仿真的测试文件
取消选择Enable optimization
点击OK
仿真
进入仿真界面
在Object窗口中选中想要观察的变量信号，ctrl+w添加到Wave窗口中
添加完后在命令栏里找到下面一栏，点击Restart先复位
设置仿真运行时间（注意，秒为sec）
点击Run运行
观察波形
